怎么樣才能對PCB布線(xiàn)和電磁兼容性實(shí)現設計約束

PCB布線(xiàn)對PCB的電磁兼容性影響很大，為了使PCB上的電路正常工作，應根據本文所述的約束條件來(lái)優(yōu)化布線(xiàn)以及元器件/接頭和某些IC所用去耦電路的布局

（一）、PCB材料的選擇

通過(guò)合理選擇PCB的材料和印刷線(xiàn)路的布線(xiàn)路徑，可以做出對其它線(xiàn)路耦合低的傳輸線(xiàn)。當傳輸線(xiàn)導體間的距離d小于同其它相鄰導體間的距離時(shí)，就能做到更低的耦合，或者更小的串擾（見(jiàn)《電子工程專(zhuān)輯》2000年第1期"應用指南"）。

設計之前，可根據下列條件選擇*經(jīng)濟的PCB形式：

對EMC的要求

印制板的密集程度

組裝與生產(chǎn)的能力

CAD系統能力

設計成本

PCB的數量

電磁屏蔽的成本

當采用非屏蔽外殼產(chǎn)品結構時(shí)，尤其要注意產(chǎn)品的整體成本/元器件封裝/管腳樣式、PCB形式、電磁場(chǎng)屏蔽、構造和組裝），在許多情況下，選好合適的PCB形式可以不必在塑膠外殼里加入金屬屏蔽盒。

為了提高高速模擬電路和所有數字應用的抗擾性同時(shí)減少有害輻射，需要用到傳輸線(xiàn)技術(shù)。根據輸出信號的轉換情況，S-VCC、S-VEE及VEE-VCC之間的傳輸線(xiàn)需要表示出來(lái)，如圖1所示。

信號電流由電路輸出級的對稱(chēng)性決定。對MOS而言IOL=IOH,而對TTL而言IOL＞IOH.

功能/邏輯類(lèi)型ZO(Ω)

電源（典型值）＜＜10

ECL邏輯50

TTL邏輯100

HC(T)邏輯200

表1：幾種信號路徑的傳輸線(xiàn)阻抗ZO。

邏輯器件類(lèi)型和功能上的原因決定了傳輸線(xiàn)典型特征阻抗ZO，如表1所示。

圖1：顯示三種特定傳輸線(xiàn)的（數字）IC之間典型互聯(lián)圖

圖2：IC去耦電路。

圖3：正確的去耦電路塊

表2：去耦電容Cdec..的推薦值。

邏輯電路噪聲容限

（二）、信號線(xiàn)路及其信號回路

傳送信號的線(xiàn)路要與其信號回路盡可能靠近，以防止這些線(xiàn)路包圍的環(huán)路區域產(chǎn)生輻射，并降低環(huán)路感應電壓的磁化系數。

一般情況下，當兩條線(xiàn)路間的距離等于線(xiàn)寬時(shí)，耦合系數大約為0.5到0.6，線(xiàn)路的有效自感應從1μH/m降到0.4-0.5μH/m.

這就意味著(zhù)信號回路電流的40％到50％自由地就流向了PCB上其它線(xiàn)路。

對兩個(gè)（子）電路塊間的每一塊信號路徑，無(wú)論是模擬的還是數字的，都可以用三種傳輸線(xiàn)來(lái)表示，如圖1所示，其中阻抗可從表1得到。

TTL邏輯電路由高電平向低電平轉換時(shí)，吸收電流會(huì )大于電源電流以，在這種情況下，通常將傳輸線(xiàn)定義在Vcc和S之間，而不是VEE和S之間。通過(guò)采用鐵氧體磁環(huán)可完全控制信號線(xiàn)和信號回路線(xiàn)上的電流。

在平行導體情況下，傳輸線(xiàn)的特征阻抗會(huì )因為鐵氧體而受到影響，而在同軸電纜的情況下，鐵氧體只會(huì )對電纜的外部參數有影響。

因此，相鄰線(xiàn)路應盡可能細，而上下排列的則相反（通常距離小于1.5mm/雙層板中環(huán)氧樹(shù)脂的厚度）。布線(xiàn)應使每條信號線(xiàn)和它的信號回路盡可能靠近（信號和電源布線(xiàn)均適用）。如果傳輸線(xiàn)導體間耦合不夠，可采用鐵氧體磁環(huán)。

（三）、IC的去耦

通常IC僅通過(guò)電容來(lái)達到去耦的目的，因為電容并不理想，所以會(huì )產(chǎn)生諧振。在大于諧振頻率時(shí)，電容表現得象個(gè)電感，這就意味著(zhù)di/dt受到了限制。電容的值由IC管腳間允許的電源電壓波動(dòng)來(lái)決定，根據資  深設計人員的實(shí)踐經(jīng)驗，電壓波動(dòng)應小于信號線(xiàn)*壞狀況下的噪聲容限的25％，下面公式可計算出每種邏輯系列輸出門(mén)電路的*佳去耦電容值：I=c?dV/dt

表2給出了幾種邏輯系列門(mén)電路在*壞情況下信號線(xiàn)噪聲的容限，同時(shí)還給出每個(gè)輸出級應加的去耦電容Cdec.的推薦值。

圖4：PCB上環(huán)路的輻射

對快速邏輯電路來(lái)說(shuō)，如果去耦電容含有很大串聯(lián)電感（這種電感也許是由電容的結構、長(cháng)的連接線(xiàn)或PCB的印制線(xiàn)路造成的），電容的值可能不再有用。這時(shí)則需要在盡可能靠近IC管腳的地方加入另外一個(gè)小陶瓷電容（100-100Pf）,與"LF-"去耦電容并聯(lián)。陶瓷電容的諧振頻率（包括到IC電源管腳的線(xiàn)路長(cháng)度）應高于邏輯電路的帶寬[1/(π.τr)],其中，τr是邏輯電路中電壓的上升時(shí)間。

如果每個(gè)IC都有去耦電容，信號回路電流可選擇*方便的路徑，VEE或者VCC，這可以由傳送信號的線(xiàn)路和電源線(xiàn)路間的互耦來(lái)決定。

在兩個(gè)去耦電容（每個(gè)IC一個(gè)）和電源線(xiàn)路形成的電感Ltrace之間，會(huì )形成串聯(lián)諧振電路，這種諧振只可以發(fā)生在低頻（＜1MHz＝或諧振電路的Q值較低（＜2＝的情況下。

通過(guò)將高射頻損耗扼流線(xiàn)圈串聯(lián)在Vcc網(wǎng)絡(luò )和要去耦的IC中，可使諧振頻率保持在1MHz以下，如果射頻損耗太低可通過(guò)并聯(lián)或串聯(lián)電阻來(lái)補償（圖2）。

扼流線(xiàn)圈應該總是采用封閉的內芯，否則它會(huì )成為一個(gè)射頻發(fā)射器或磁場(chǎng)鐵感應器。

例如：1MHz*1μHzZ1=6.28ΩRs=3.14ΩQ<2Rp=12.56Ω

大于諧振頻率時(shí)，"傳輸線(xiàn)"的特征阻抗Z0（此時(shí)將IC的阻抗看作電源負載）等于：Z0=（Ltrace/Cdecoupling）的平方根

去耦電容的串聯(lián)電感和連接線(xiàn)路的電感對射頻電源電流分配沒(méi)有多大影響，比如采用了一個(gè)1μH扼流線(xiàn)圈的情況。但它仍然會(huì )決定IC電源管腳間的電壓波動(dòng)，表3給出了電源信噪容限為25％時(shí)，推薦的*大電感值Ltrace.根據圖2所建議的去耦方法，兩個(gè)IC間的傳輸線(xiàn)數量從3條減少到了1條（見(jiàn)圖3）。

因此，對每個(gè)IC采用適當的去耦方法：Lchoke+Cdec.電路塊間就只需定義一條傳輸線(xiàn)。

對于τr<3ns的高速邏輯電路，與去耦電容串聯(lián)的全部電感必須要很低（見(jiàn)表3）。與電源管腳串聯(lián)的50mm印制線(xiàn)路相當于一個(gè)50hH電感，與輸出端的負載（典型值為50pF）一起決定了*小上升時(shí)間為3.2ns。如要求更快的上升時(shí)間，就必須縮短去耦電容的引腳。長(cháng)度（*好無(wú)引腳）并縮短IC封裝的引腳，例如可以用IC去耦電容，或*好采用將（電源）管腳在中間的IC與很小的3E間距（DIL）無(wú)引腳陶瓷電容相結合等方法來(lái)達到這一目的，也可以用帶電源層和接地層的多層電路板。另外采用電源管腳在中間的SO封裝還可得到進(jìn)一步的改善。但是，使用快速邏輯電路時(shí)，應采用多層電路板。

（四）、根據輻射決定環(huán)路面積

無(wú)終點(diǎn)傳輸線(xiàn)的反射情況決定了線(xiàn)路的*大長(cháng)度。由于對產(chǎn)品的EM輻射有強制性要求，因此環(huán)路區域的面積和線(xiàn)路長(cháng)度都受到限制，如果采用非屏蔽外殼，這種限制將直接由PCB來(lái)實(shí)現。

注意：如果在異步邏輯電路設計中采用串聯(lián)端接負載，必須要注意會(huì )出現準穩性，特別是對稱(chēng)邏輯輸入電路無(wú)法確定輸入信號是高還是低，而且可能會(huì )導致非定義輸出情況。

圖3：正確的去耦電路塊。

對于頻域中的邏輯信號，頻譜的電流幅度在超出邏輯信號帶寬（=1/π.τr）的頻率上與頻率的平方成反比。用角頻率表示，環(huán)路的輻射阻抗仍隨頻率平方成正比。因而可計算出*大的環(huán)路面積，它由時(shí)鐘速率或重復速率、邏輯信號的上升時(shí)間或帶寬以及時(shí)域的電流幅度決定。電流波形由電壓波形決定，電流半寬時(shí)間約等于電壓的上升時(shí)間。

電流幅度可用角頻率（=1/π.τr）表示為：I(f)=2.I.τr/T

其中：I=為時(shí)域電流幅度；T=為時(shí)鐘速率的倒數，即周期；

τr為電壓的上升時(shí)間，約等于電流半寬時(shí)間τH。

從這一等式可計算出某種邏輯系列電路在某一時(shí)鐘速率下*大環(huán)路面積，表5給出了相應的環(huán)路面積。*大環(huán)路面積由時(shí)鐘速率、邏輯電路類(lèi)型（=輸出電流）和PCB上同時(shí)存在的開(kāi)關(guān)環(huán)路數量n決定。

如果所用的時(shí)鐘速率超過(guò)30MHz，就必須要采用多層電路板，在這種情況下，環(huán)氧樹(shù)脂的厚度與層數有關(guān)，在60至300μm之間。只有當PCB上的高速時(shí)鐘信號的數量有限時(shí)，通過(guò)采用層到層的線(xiàn)路進(jìn)行仔細布線(xiàn)，也可在雙層板上得到可以接受的結果。

注意：在這種情況下，如采用普通DIL封裝，則會(huì )超過(guò)環(huán)路面積的限制，一定要有另外的屏蔽措施和適當的濾波。

所有連接到其它面板及部件的連接頭必須盡可能相互靠近放置，這樣在電纜中傳導的共模電流就不會(huì )流入PCB電路中的線(xiàn)路，另外，PCB上參考點(diǎn)間的電壓降也無(wú)法激勵（天線(xiàn)）電纜。

為避免這種共模影響，必須使靠近接頭的參考地和PCB上電路的接地層、接地網(wǎng)格或電路參考地隔開(kāi)，如果可能，這些接地片應接到產(chǎn)品的金屬外殼上。從這個(gè)接地片上，只有高阻器件如電感、電阻、簧  片繼電器和光耦合器可接在兩個(gè)地之間。所有的接頭要盡可能靠近放置，以防止外部電流流過(guò)PCB上的線(xiàn)路或參考地。

（五）、電纜及接頭的正確選擇

電纜的選擇由流過(guò)電纜的信號幅度和頻率成分決定。對于位于產(chǎn)品外部的電纜來(lái)說(shuō)，如果傳送10kHz以上時(shí)鐘速率的數據信號，則一定要用到屏蔽（產(chǎn)品要求），屏蔽部分應在電纜的兩端連接到地（金屬外殼產(chǎn)品），這樣能確保對電場(chǎng)和磁場(chǎng)都進(jìn)行屏蔽。

如果用的是分開(kāi)接地，則應連到"接頭地"而不是"電路地"。

如果時(shí)鐘速率在10kHz到1MHz之間，并且邏輯電路的上升時(shí)間盡可能保持低，將可以得到80％以上的光覆蓋或小于10Nh/m的轉移阻抗。如果時(shí)鐘速率超過(guò)1MHz時(shí)，就需要更好的屏蔽電纜。

通常，除同軸電纜外，電纜的屏蔽不應用作為信號回路。

通過(guò)在信號輸入/輸出和地/參考點(diǎn)之間串入無(wú)源濾波器以減少射頻成分，可以不必采用高質(zhì)量屏蔽和相應接頭。好的屏蔽電纜應配備合適的連接頭。