20道常見(jiàn)電路題（二）

Q：說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)？

靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計算信號在這些路徑上的傳播延時(shí)，檢查信號的建立和保持時(shí)間是否滿(mǎn)足時(shí)序要求，通過(guò) 對*大路徑延時(shí)和*小路徑延時(shí)的分析，找出違背時(shí)序約束的錯誤。
它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計 進(jìn)行**的時(shí)序功能檢查，而且還可利用時(shí)序分析的結果來(lái)優(yōu)化設計，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數字集成電路設計的驗證中。
動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門(mén)級網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題。
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Q：LATCH和DFF的概念和區別？

（1）概念
電平敏感的存儲器件稱(chēng)為鎖存器；分高電平鎖存器和低電平鎖存器，用于不同時(shí)鐘間的同步。
有交叉耦合的門(mén)構成的雙穩態(tài)存儲器件稱(chēng)為觸發(fā)器，分為上升沿觸發(fā)和下降沿觸發(fā)，可認為是兩個(gè)不同電平敏感的鎖存器串聯(lián)而成，前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間，后一個(gè)鎖存器決定了觸發(fā)器的保持時(shí)間。

（2）區別
latch由電平觸發(fā)，非同步控制。在使能信號有效時(shí)latch相當于通路，在使能信號無(wú)效時(shí)latch保持輸出狀態(tài)。DFF由時(shí)鐘沿觸發(fā)，同步控制。

latch容易產(chǎn)生毛刺（glitch），DFF則不易產(chǎn)生毛刺。

如果使用門(mén)電路來(lái)搭建latch和DFF，則latch消耗的門(mén)資源比DFF要少，這是latch比DFF優(yōu)越的地方。所以，在A(yíng)SIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中沒(méi)有標準的latch單元，但有DFF單元，一個(gè)LATCH需要多個(gè)LE才能實(shí)現。

latch將靜態(tài)時(shí)序分析變得極為復雜。

一般的設計規則是：在絕大多數設計中避免產(chǎn)生latch。它會(huì )讓您設計的時(shí)序完蛋，并且它的隱蔽性很強，非老手不能查出。latch*大的危害在于不能過(guò)濾毛刺。這對于下上等電路是極其危險的。所以，只要能用D觸發(fā)器的地方，就不用latch。
有些地方?jīng)]有時(shí)鐘，也只能用latch了。比如現在用一個(gè)clk接到latch的使能端（假設是高電平使能），這樣需要的setup時(shí)間，就是數據在時(shí)鐘的下降沿之前需要的時(shí)間，但是如果是一個(gè)DFF，那么setup時(shí)間就是在時(shí)鐘的上升沿需要的時(shí)間。
這就說(shuō)明如果數據晚于控制信號的情況下，只能用 latch,這種情況就是，前面所提到的latch timing borrow?；旧舷喈斢诮枇艘粋€(gè)高電平時(shí)間。也就是說(shuō)，latch借的時(shí)間也是有限的。

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Q：latch與register的區別，為什么現在多用register？行為級描述中latch如何產(chǎn)生的？

Latch（鎖存器）是電平觸發(fā)，Register（寄存器）是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會(huì )導致時(shí)序分析困難，不適當的應用latch則會(huì )大量浪費芯片資源。
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Q：什么是鎖相環(huán)（PLL）？鎖相環(huán)的工作原理是什么？

鎖相環(huán)是一種反饋電路，其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。PLL通過(guò)比較外部信號的相位和由壓控晶振（VCXO）的相位來(lái)實(shí)現同步的，在比較的過(guò)程中，鎖相環(huán)電路會(huì )不斷根據外部信號的相位來(lái)調整本地晶振的時(shí)鐘相位，直到兩個(gè)信號的相位同步。

在數據采集系統中，鎖相環(huán)是一種非常有用的同步技術(shù)，因為通過(guò)鎖相環(huán)，可以使得不同的數據采集板卡共享同一個(gè)采樣時(shí)鐘。

因此，所有板卡上各自的本地80MHz和20MHz時(shí)基的相位都是同步的，從而采樣時(shí)鐘也是同步的。因為每塊板卡的采樣時(shí)鐘都是同步的，所以都能?chē)栏竦卦谕粫r(shí)刻進(jìn)行數據采集。
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Q：基本放大電路的種類(lèi)及優(yōu)缺點(diǎn)，廣泛采用差分結構的原因？

基本放大電路按其接法的不同可以分為共發(fā)射極放大電路、共基極放大電路和共集電極放大電路，簡(jiǎn)稱(chēng)共基、共射、共集放大電路。

共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄。常做為低頻電壓放大電路的單元電路。

共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數和輸出電阻與共射放大電路相當，頻率特性是三種接法中*好的電路。常用于寬頻帶放大電路。

共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻*大、輸出電阻*小的電路，并具有電壓跟隨的特點(diǎn)。常用于電壓放大電路的輸入級和輸出級，在功率放大電路中也常采用射極輸出的形式。

共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻*大、輸出電阻*小的電路，并具有電壓跟隨的特點(diǎn)。常用于電壓放大電路的輸入級和輸出級，在功率放大電路中也常采用射極輸出的形式。