20道常見(jiàn)電路題（一）

Q：同步電路和異步電路的區別是什么？

同步電路：存儲電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號同步。
異步電路：電路沒(méi)有統一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。
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Q：什么是"線(xiàn)與"邏輯，要實(shí)現它，在硬件特性上有什么具體要求？

將兩個(gè)門(mén)電路的輸出端并聯(lián)以實(shí)現與邏輯的功能成為線(xiàn)與。在硬件上，要用OC門(mén)來(lái)實(shí)現，同時(shí)在輸出端口加一個(gè)上拉電阻。由于不用OC門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。
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Q：解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法？

Setup/hold time是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間。
輸入信號應提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達芯片，這個(gè)T就是建立時(shí)間-Setup time。如不滿(mǎn)足setup time，這個(gè)數據就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數據才能被打入觸發(fā)器。
保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間。如果hold time不夠，數據同樣不能被打入觸發(fā)器。
建立時(shí)間（Setup Time）和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數據信號需要保持不變的時(shí)間。
保持時(shí)間是指時(shí)鐘跳變邊沿后數據信號需要保持不變的時(shí)間。
如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。
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Q：什么是競爭與冒險現象？怎樣判斷？如何消除？

在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。
產(chǎn)生毛刺叫冒險。判斷方法：代數法、圖形法（是否有相切的卡諾圈）、表格法（真值表）。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。
冒險分為偏“1”冒險和偏“0”冒險。解決方法：一是添加布爾式的消去項；二是在芯片外部加電容；三是加入選通信號。
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Q：解釋SRAM、SSRAM、SDRAM三個(gè)名詞？

SRAM：靜態(tài)隨機存取存儲器（Static Random-Access Memory，SRAM）是隨機存取存儲器的一種。
SSRAM：Synchronous Static Random Access Memory 的縮寫(xiě)，即同步靜態(tài)隨機存取存儲器。
SDRAM：同步動(dòng)態(tài)隨機存取內存（synchronous dynamic random-access memory，簡(jiǎn)稱(chēng)SDRAM）是有一個(gè)同步接口的動(dòng)態(tài)隨機存取內存（DRAM）。
SSRAM的所有訪(fǎng)問(wèn)都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數據輸入和其它控制信號均與時(shí)鐘信號相關(guān)。這一點(diǎn)與異步SRAM不同，異步SRAM的訪(fǎng)問(wèn)獨立于時(shí)鐘，數據輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM同步動(dòng)態(tài)隨機存儲器。
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Q：FPGA和ASIC的概念，他們的區別？

FPGA是可編程ASIC。
ASIC，專(zhuān)用集成電路，它是面向專(zhuān)門(mén)用途的電路，專(zhuān)門(mén)為一個(gè)用戶(hù)設計和制造的。根據一個(gè)用戶(hù)的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。
與門(mén)陣列等其它ASIC（Application Specific IC）相比，它們又具有設計開(kāi)發(fā)周期短、設計制造成本低、開(kāi)發(fā)工具先進(jìn)、標準產(chǎn)品無(wú)需測試、質(zhì)量穩定以及可實(shí)時(shí)在線(xiàn)檢驗等優(yōu)點(diǎn)。
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Q：?jiǎn)纹瑱C上電后沒(méi)有運轉，首先要檢查什么？

（1）首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。
（2）接下來(lái)就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開(kāi)復位按鈕的電壓值，看是否正確。
（3）然后再檢查晶振是否起振了，一般用示波器來(lái)看晶振引腳的波形；經(jīng)過(guò)上面幾點(diǎn)的檢查，一般即可排除故障了。
如果系統不穩定的話(huà)，有時(shí)是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個(gè)0.1uF的電容會(huì )有所改善。如果電源沒(méi)有濾波電容的話(huà)，則需要再接一個(gè)更大濾波電容，例如220uF的。遇到系統不穩定時(shí)，就可以并上電容試試（越靠近芯片越好）。
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Q：什么是同步邏輯和異步邏輯？

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。
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Q：你知道哪些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

常用邏輯電平：12V，5V，3.3V。
TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
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Q：如何解決亞穩態(tài)？

亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞穩態(tài)時(shí)，既無(wú)法預測該單元的輸出電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平上。
在亞穩態(tài)期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。

解決方法主要有：
降低系統時(shí)鐘；
用反應更快的觸發(fā)器（FF），鎖存器（LATCH）；
引入同步機制，防止亞穩態(tài)傳播；
改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號；
使用工藝好、時(shí)鐘周期裕量大的器件。
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Q：鎖存器、觸發(fā)器、寄存器三者的區別？

觸發(fā)器：能夠存儲一位二值信號的基本單元電路統稱(chēng)為“觸發(fā)器”。
鎖存器：一位觸發(fā)器只能傳送或存儲一位數據，而在實(shí)際工作中往往希望一次傳送或存儲多位數據。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端CP連接起來(lái)，用一個(gè)公共的控制信號來(lái)控制，而各個(gè)數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱(chēng)為“鎖存器”。
寄存器：在實(shí)際的數字系統中，通常把能夠用來(lái)存儲一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱(chēng)為寄存器。由于觸發(fā)器內有記憶功能，因此利用觸發(fā)器可以方便地構成寄存器。由于一個(gè)觸發(fā)器能夠存儲一位二進(jìn)制碼，所以把n個(gè)觸發(fā)器的時(shí)鐘端口連接起來(lái)就能構成一個(gè)存儲 n位二進(jìn)制碼的寄存器。
區別：從寄存數據的角度來(lái)看，寄存器和鎖存器的功能是相同的，它們的區別在于寄存器是同步時(shí)鐘控制，而鎖存器是電位信號控制。
可見(jiàn)，寄存器和鎖存器具有不同的應用場(chǎng)合，取決于控制方式以及控制信號和數據信號之間的時(shí)間關(guān)系：若數據信號有效一定滯后于控制信號有效，則只能使用鎖存器；若數據信號提前于控制信號到達并且要求同步操作，則可用寄存器來(lái)存放數據。
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Q：IC設計中同步復位與異步復位的區別？

異步復位是不受時(shí)鐘影響的，在一個(gè)芯片系統初始化（或者說(shuō)上電）的時(shí)候需要這么一個(gè)全局的信號來(lái)對整個(gè)芯片進(jìn)行整體的復位，到一個(gè)初始的確定狀態(tài)。而同步復位需要在時(shí)鐘沿來(lái)臨的時(shí)候才會(huì )對整個(gè)系統進(jìn)行復位。
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Q：多時(shí)域設計中，如何處理信號跨時(shí)域？

不同的時(shí)鐘域之間信號通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中**級觸發(fā)器的亞穩態(tài)信號對下級邏輯造成影響，其中對于單個(gè)控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO、雙口RAM、握手信號等。
跨時(shí)域的信號要經(jīng)過(guò)同步器同步，防止亞穩態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號，要送到時(shí)鐘域2，那么在這個(gè)信號送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。
這個(gè)同步器就是兩級d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號，可能不滿(mǎn)足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩態(tài)，因為它們之間沒(méi)有必然關(guān)系，是異步的。
這樣做只能防止亞穩態(tài)傳播，但不能保證采進(jìn)來(lái)的數據的正確性。所以通常只同步很少位數的信號。比如控制信號，或地址。當同步的是地址時(shí)，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個(gè)同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫(xiě)地址的大小時(shí)，就是用這種方法。
如果兩個(gè)時(shí)鐘域之間傳送大量的數據，可以用異步FIFO來(lái)解決問(wèn)題。
我們可以在跨越ClockDomain時(shí)加上一個(gè)低電平使能的LockupLatch以確保Timing能正確無(wú)誤。
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Q：給了reg的setup、hold時(shí)間，求中間組合邏輯的delay范圍？

Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間。
輸入信號應提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿(mǎn)足setup time,這個(gè)數據就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數據才能被打入觸發(fā)器。
保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間。時(shí)hold time不夠，數據同樣不能被打入觸發(fā)器。即delay<period-Setuptime-holdtime
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Q：時(shí)鐘周期為T(mén)，觸發(fā)器D1的建立時(shí)間*大為T(mén)1max，*小為T(mén)1min，組合邏輯電路*大延遲為T(mén)2max，*小為T(mén)2min。觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應滿(mǎn)足什么條件？

建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間，如果建立時(shí)間不夠，數據將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間，如果保持時(shí)間不夠，數據同樣不能被打入觸發(fā)器。
Tffpd：觸發(fā)器輸出的響應時(shí)間，也就是觸發(fā)器的輸出在clk時(shí)鐘上升沿到來(lái)之后多長(cháng)的時(shí)間內發(fā)生變化并且穩定，也可以理解為觸發(fā)器的輸出延時(shí)。
Tcomb：觸發(fā)器的輸出經(jīng)過(guò)組合邏輯所需要的時(shí)間，也就是題目中的組合邏輯延遲。Tsetup：建立時(shí)間Thold：保持時(shí)間Tclk：時(shí)鐘周期

建立時(shí)間容限：相當于保護時(shí)間，這里要求建立時(shí)間容限大于等于0。保持時(shí)間容限：保持時(shí)間容限也要求大于等于0。