PCB板時(shí)鐘電路的電磁兼容設計

       摘要：為了研究PCB集成電路板中時(shí)鐘引起的電磁兼容問(wèn)題，采用了仿真數值計算的方法，對時(shí)鐘電路的電磁兼容設計時(shí)幾種主要影響因素進(jìn)行分析研究，確定了在PCB集成電路板設計時(shí)的時(shí)鐘選擇原則，以及時(shí)鐘電路電磁兼容設計時(shí)的具體對象和內容，通過(guò)優(yōu)化時(shí)鐘設計的布局和布線(xiàn)來(lái)達到提高了PCB板電磁兼容設計。*后提出了可以有效切斷PCB板上時(shí)鐘干擾傳播途徑的幾種措施，為工程技術(shù)人員提供一種解決相關(guān)問(wèn)題的思路。

      關(guān)鍵詞：PCB板；時(shí)鐘信號；電磁兼容設計；仿真數值計算

0 、引言

      眾所周知，電磁兼容的3要素是電磁干擾源、被  干擾對象和傳播電磁干擾的途徑。PCB板上安裝的時(shí)鐘信號是一種引起PCB板電磁兼容問(wèn)題的常見(jiàn)而又非常重要的輻射源。盡管時(shí)鐘信號與其他數據信號、控制信號的邏輯電平一般都是一樣的，翻轉速率一般也沒(méi)有太大的差別(大多數總線(xiàn)數據率與時(shí)鐘信號翻轉速率之比是1：1或者1：2)，但由于時(shí)鐘信號之所以更容易接近或者超過(guò)輻射發(fā)射的限值，主要原因是時(shí)鐘信號是比較嚴格的周期信號，其在頻域的能量主要集中在某些頻點(diǎn)上，而數據信號是非周期信號，在頻域上的能量也是比較分散的。因此，良好的時(shí)鐘電路設計是PCB板的電磁兼容設計的關(guān)鍵。

1 、時(shí)鐘信號的頻譜

      根據傅里葉展開(kāi)可以得到，一個(gè)幅度為A，周期為T(mén)，脈沖寬度為t0，上升下降時(shí)間為tr的梯形時(shí)鐘波形，其在n次諧波處的諧波分量為：

式中C(n)為n次諧波處的諧波分量，單位：V或dBμV。

       從上面梯形時(shí)鐘波形的傅里葉級數可以看出，影響時(shí)鐘信號輻射強度的因素有時(shí)鐘波形的幅度A、占空比(t0+tr)／T、時(shí)鐘周期T(或者時(shí)鐘頻率f)、以及時(shí)鐘波形的上升時(shí)間和下降時(shí)間。其中時(shí)鐘信號的幅度與其產(chǎn)生的干擾直接線(xiàn)性相關(guān)，上升時(shí)間和下降時(shí)間對時(shí)鐘高次諧波的影響至關(guān)重要。

2 、時(shí)鐘頻譜的影響因素

2．1 時(shí)鐘上升時(shí)間對輻射的影響
      假設有2個(gè)時(shí)鐘信號，幅度都為1 V，頻率都為50 MHz，上升時(shí)間分別為2 ns和4ns。根據上面的傅里葉變換可以得到2個(gè)時(shí)鐘信號的頻譜分布，如圖1所示。

2．2 時(shí)鐘頻率對輻射的影響
       假設有2個(gè)時(shí)鐘信號，幅度都為1 V，上升時(shí)間都為3．33 ns，重復頻率為30 MHz和90 MHz，根據上面的傅里葉變換可以得到2個(gè)時(shí)鐘信號的頻譜分布，如圖2和圖3所示。

2．3 時(shí)鐘頻譜的比較
       從圖1可以看出，時(shí)鐘諧波干擾尤其是高次諧波干擾的強度會(huì )隨著(zhù)上升和下降時(shí)間的降低而大大加強，2 ns上升時(shí)問(wèn)的時(shí)鐘的高次諧波比4 ns上升時(shí)間的對應諧波高出1～2倍。
      當上升下降時(shí)間相同時(shí)，周期T(或者基頻f)的高低對時(shí)鐘產(chǎn)生的高次諧波干擾的影響非常大，圖2和圖3分別是重復頻率30MHz和90MHz，上升時(shí)間都為3.33 ns，幅度為1 V的梯形時(shí)鐘波諧波干擾的大小。從圖中可以看出，2種時(shí)鐘在270 MHz的諧波干擾，90 MHz時(shí)鐘在270 MHz(3次諧波)的諧波干擾比30MHz時(shí)鐘在270 MHz(9次諧波)的諧波干擾高出15 dB左右；再比較90 MHz時(shí)鐘在810MHz(9次諧波)的諧波干擾比30MHz時(shí)鐘在810 MHz(27次諧波)的諧波干擾高出12 dB左右。

       因此在進(jìn)行時(shí)鐘系統設計時(shí)，在條件允許的情況下優(yōu)先選用較低的時(shí)鐘頻率，比如在設計以太網(wǎng)的PHY芯片時(shí)既有采用125 MHz外部時(shí)鐘的也有采用25 MHz外部時(shí)鐘的，如果在其他技術(shù)條件允許應優(yōu)先選用外部時(shí)鐘為25 MHz的芯片，而且在各方面技術(shù)條件都滿(mǎn)足的情況下優(yōu)先選擇上升和下降時(shí)間比較長(cháng)的時(shí)鐘或者時(shí)鐘驅動(dòng)電路。

3 、時(shí)鐘電路的電磁兼容設計

        在PCB板上實(shí)現時(shí)鐘電路的電磁兼容設計主要從下面的幾個(gè)方面來(lái)考慮：時(shí)鐘晶振及其驅動(dòng)器的電源處理；在PCB板上晶振及其驅動(dòng)器的下面做局部的覆銅處理；時(shí)鐘信號線(xiàn)的布線(xiàn)；時(shí)鐘信號的端接和濾波等。

3．1 電源設計
        當時(shí)鐘電路的輸出同時(shí)發(fā)生狀態(tài)變換時(shí)，會(huì )對電源系統產(chǎn)生較大的瞬態(tài)電流，或灌電流，為了避免時(shí)鐘芯片對單板電源系統的沖擊，抑制單板電源的電磁干擾，就需要對時(shí)鐘電源部分進(jìn)行濾波和隔離設計。其設計原理圖如圖4所示。

3．2 鋪銅及布線(xiàn)設計
      晶體振蕩器內部的電路會(huì )產(chǎn)生射頻電流，如果晶體是金屬外殼封裝的，直流電源腳是直流電壓參考和晶體內部射頻電流回路參考的依據。不同的晶體(CMOS，TTL，ECL等)內部產(chǎn)生的射頻電流對金屬外殼的輻射大小不同，如果晶體金屬外殼不與大的地平面連接，則不能將晶體金屬外殼上大的瞬態(tài)電流瀉放到地平面上。
       在晶振和時(shí)鐘電路下面的局部地平面可以為晶振及相關(guān)電路內部產(chǎn)生的共模RF電流提供通路，從而使RF發(fā)射*小。為了承受流到局部地平面的共模RF電流，需要將局部地平面與系統中的其他地平面多點(diǎn)相連。即表層的局部地平面與系統內部地平面相連的過(guò)孔提供了到地的低阻抗。同時(shí)要注意的是要保證晶振底下地平面的完整性。使用完整地平面的信號的回流和信號本身方向相反，大小相等，能夠很好的互相抵消，可以保證其良好的信號完整性和電磁兼容特性。但是，如果地平面不完整，回流路徑中的電流與信號本身的電流不能相互抵消時(shí)(盡管這種電流不平衡有時(shí)候是不可避免的)，就會(huì )產(chǎn)生一部分共模電流。產(chǎn)生的共模電壓就會(huì )激勵連接的外圍結構，造成較大的輻射。
       如果布線(xiàn)從晶振下面穿過(guò)，特別是傳輸到連接器的布線(xiàn)，不僅破壞局部地平面的作用，而且還會(huì )將晶振產(chǎn)生的噪聲通過(guò)容性耦合的方式耦合到穿過(guò)它下面的信號線(xiàn)，使這些信號線(xiàn)帶有共模電壓噪聲，如果這些信號線(xiàn)通過(guò)連接器又延伸出PCB，就會(huì )將噪聲帶出。這是一種典型的共模輻射問(wèn)題，原理如圖5所示。

3．3 端接設計
       時(shí)鐘驅動(dòng)芯片不用的輸出管腳，比如：空載(開(kāi)路)，由于管腳開(kāi)路全反射可能會(huì )引起時(shí)鐘高次諧波的電磁干擾問(wèn)題。在單板上加備用端接是解決這個(gè)問(wèn)題的一種方案，但是備用端接采用電阻還是電容或者其他的端接方式時(shí)主要看空載所引起的電磁干擾的頻點(diǎn)。如果采用電阻端接，就要考慮由此帶來(lái)的功耗和驅動(dòng)器的驅動(dòng)電流；如果采用電容端接，可能會(huì )增加某些其他頻點(diǎn)的電磁干擾，因此電容的大小時(shí)要優(yōu)化電容值；如果不用管腳沒(méi)有端接，但是已經(jīng)通過(guò)試驗證明了電磁干擾有足夠的裕度，就沒(méi)必要對未用管腳進(jìn)行額外的備用端接處理。
      下面以3807數字時(shí)鐘芯片為例，用仿真試驗的結果來(lái)解釋備用端接的作用。圖6～圖8表示了芯片不用的輸出管腳時(shí)在開(kāi)路、接50 Ω對地電阻、接75 Ω對地電阻、接20pF對地電容等方式時(shí)，驅動(dòng)腳的電流、頻譜分布及驅動(dòng)電流所產(chǎn)生的電磁輻射。

從上面的結果可以看出：
       (1)開(kāi)路時(shí)的驅動(dòng)電流*小，但有明顯的窄脈寬振鈴。就說(shuō)明如果驅動(dòng)器不用管腳空載(開(kāi)路)，驅動(dòng)器的功耗*小。但是由此會(huì )帶來(lái)一個(gè)不利的方面，那就是驅動(dòng)電流的頻譜中高頻分量會(huì )變大，有可能導致高頻的電磁干擾問(wèn)題。這一點(diǎn)通過(guò)圖7和圖8中的開(kāi)路驅動(dòng)電流的頻譜和電磁干擾曲線(xiàn)(藍色曲線(xiàn))也可以得到驗證。

       (2)如果驅動(dòng)器不用管腳用電阻端接，驅動(dòng)電流會(huì )變大，但是驅動(dòng)電流中的振鈴現象明顯減弱。采用小電阻端接，可以改善驅動(dòng)電流的振鈴，但是會(huì )增加驅動(dòng)電流，功耗變大；如果采用大電阻端接，可以減小驅動(dòng)電流，但是會(huì )使得驅動(dòng)電流出現振鈴現象(開(kāi)路是電阻端接的一個(gè)極限)。通過(guò)仿真結果看，選擇75歐姆端接電阻一方面可以使得驅動(dòng)電流不會(huì )很大，另一方面驅動(dòng)電流的振鈴也不是很明顯。
      (3)如果驅動(dòng)器不用管腳采用電容端接，驅動(dòng)電流的峰值變大，同時(shí)驅動(dòng)電流脈沖的寬度也變大。這就表示驅動(dòng)電流中的低頻分量會(huì )明顯變大，這就要注意低頻段諧波的電磁干擾問(wèn)題。圖7和圖8中對應電容端接的驅動(dòng)電流的頻譜曲線(xiàn)和電磁干擾曲線(xiàn)的低頻分量明顯變大也驗證了這個(gè)問(wèn)題。

4、 結語(yǔ)

       本文主要就對如何降低時(shí)鐘(干擾源)的干擾進(jìn)行了分析和總結，因此可以得出以下如何切斷時(shí)鐘干擾的傳播途徑的結論。一是將時(shí)鐘電路的基波和諧波能量*大程度的約束到指定的范圍之內(這些能量傳輸需要的電路包圍的面積越小越好)；其二是有效建立時(shí)鐘電路區域與輸入輸出接口線(xiàn)路的隔離。由此可以在時(shí)鐘電路設計時(shí)可以通過(guò)布局和布線(xiàn)來(lái)達到優(yōu)化電磁兼容設計的目的。